概要

1チップに搭載されるトランジスタ数は18ヶ月で2倍になるという，よく知られたGordon Mooreの法則は過去のものになりつつあるが，それでもなおVLSIの製造技術の進歩により， チップ中のトランジスタ数は，年々増大しており，設計の困難さは増大している． 回路の微細化により，物理設計（レイアウト）が回路の最終性能に大きな影響を与えるようになってきている． 特に，従来のクロック同期回路の設計方法論では，クロックに起因する様々なコストの増大により， 性能の追求が困難になってきている． そのため，近年，設計自動化，特に物理設計の高性能な自動化が強く求められている． 本研究室では，新たなクロック同期回路の設計方法論を確立を追求する． その回路中では，クロックは周期的に分配されるが， 各クロック素子に同時に分配することは前提条件としない． さらに， クロックを用いない同期回路の設計方法論と組み合わせた新たな同期回路設計方法論の確立も目標とする． 本研究室では，面積，スピード，消費電力，ノイズといった設計目標の最適化を， クロック分配の革新による新たな設計方法論により達成するため，クロック，フロアプラン，配置，配線， パッケージ等の物理設計問題を中心に取り組む． また，物理設計を考慮した新たな設計方法論を確立するため，上位レベルの合成にも関与する． 最終的には，新たな設計方法論に基づき，高速な厳密解法，発見的手法，確率的手法等を組み合わせた， より実際的な高性能VLSI設計システムの構築を目指している．

---

---